制作加减计数器-制作加减计数器图片

本文目录一览：

• 1、请问用40110计数制作计数器为什么始终计数不准?
• 2、PLC加减计数器
• 3、试用JK触发器设计一个同步7进制加法计数器(按自然二进制态序计数)。
• 4、计数器74ls160怎么实现任意进制加减?
• 5、二进制加减计数器74193是怎么工作的?
• 6、加减计数器原理简介

请问用40110计数制作计数器为什么始终计数不准?

1、减法计数脉冲CPD是×，只是表示不起作用，但却不允许悬空，否则，计数时受干扰，计数不稳定，就是你说的计数不准的现象。

2、有2个计数时钟输入端CPU和CPD分别用作加计数时钟输入和减计数时钟输入。由于电路内部有一个时钟信号预处理逻辑，因此当一个时钟输入端计数工作时，另一个时钟输入端可以是任意状态。40110的进位输出CO和借位输出BO一般为高电平，当计数器从0～9时，BO输出负脉冲；从9～0时CO输出负脉冲。

3、一位数加、减计数电路 1主要元器件简介 （1） CD40110计数集成电路 运用该电路能完成十进制的加法、减法、进位、借位等计数功能，并能直接驱动小型七段LED数码管，其逻辑功能见图1。

4、② ICIC4为十进制加减计数/译码/锁存驱动电路CD40110，它们与数码管共同组成二位加法计数显示电路。ICIC4的第6脚为锁定端，当锁定端为低电平时，允许计数脉冲输入；当锁定端为高电平时，计数器被锁定，不能计数。

5、不可以。因为cd40110是CMOS两输入端四与非门，而74ls192d是十进制同步加减法计数器。

6、可用“混合Mixed”库→“MULTIVIBRATORS”中的“CD4538”代替，4538的暂态时间t=RC，约是4098的4倍。

PLC加减计数器

1、PLC加减计数器又叫可逆计数器，可以进行正向和反向计数的计数器。除了有复位端，还有两个计数端，一个为正计数端，一个为减计数端。

2、DCNT 为 32 位计数器 C200 至 C255 的激活指令。一般用加减算计数器 C200~C234，当 DCNT 指令由 Off 到 On 时，计数器的现在值将根据特 M1200 ~ 1234 的设置模式，执行上数（加一）的动作或下数（减一）的动作。

3、在台达PLC指令中，DCNT指令是针对32位计数器C200至C255的操作工具。主要分为两种计数模式：一般加减计数器和高速计数器。对于C200至C234，当DCNT指令从关闭状态变为开启，计数器的当前值会根据M1200到1234的设置模式，执行加一（上数）或减一（下数）的操作。这里的加减动作是根据预设的模式进行的。

4、PLC中用同一计数器，同时加计数和减计数是可以的。因为在程序里面，高速计数器C是受对应的程序M继电器控制的。例如：高速计数器C235的加减计数状态是受M8235的通断控制的。如果M8235接通，则C235是正计数，也就是加，如果M8235是断开状态，则高速计数器C235是减计数。

5、设置计数器的步骤包括：首先，明确计数信号（X11）和比较值（设定为5）；其次，设定计数器输出触点的动作条件；最后，当需要重置时，通过复位指令恢复其初始状态。这展示了计数器的灵活应用，无论是单纯的加计数，还是后续的减计数，都是在PLC指令的巧妙调控下完成。

试用JK触发器设计一个同步7进制加法计数器(按自然二进制态序计数)。

设计一个基于JK触发器的同步7进制加法计数器，首先从模7计数器的初始状态出发，当Q3Q2Q1Q0从0000状态循环至0110（对应二进制的11），注意到Q2Q1的状态为11，因此我们可以利用一个2输入与非门（如74LS10）来实现这一状态的切换。

模7计数器，来Q3Q2Q1Q0=0000--0110，也就是Q2Q1=11，因此Q2Q1连接一个2输入与非门，源门输出连接予加载端，2113D3D2D1D0均接地即可5261。可以用同步4位二进制加法计数器74LS16三输入与非门74LS451共阴七段数码LED显示器来实现七进制的计数器。

要设计一个同步7进制加法计数器，首先从模7的逻辑状态着手，当Q3Q2Q1Q0从0000变化到0110，即Q2Q1变为11时，需要实现这个特定的二进制状态。为此，可以使用一个2输入与非门（例如74LS10）来处理Q2Q1，将源门输出接到加载端，并确保其余输入（D3D2D1D0）接地，以保持计数器的正确工作。

计数器74ls160怎么实现任意进制加减?

ls160为十进制同步加法计数器，同步就是要受到时钟信号的控制——清零和置数，附加功能有进位输出端、置数端、清零端，还有置数输入端状态输出及时钟信号端口，其余端口暂可不用。那么根据以上端口可以利用反馈置“ 0”反馈复位）实现。

用加法计数器74ls161清零功能接成12进制计数器，第二个图再改一下就行了。12进制，当计数到12，即Q3Q2Q1Q0=1100，把Q3Q2接到与非门上，产生清零信号。

LS160是Decade counter也就是不出BUG的情况下÷10（到1010自动清零）。然后因为单个160只能到÷10，所以要做到÷12的话，需要两个160做异步CLK串联（÷100），可以做U1÷2（0011清零）串联U2÷6（0111清零）或者U1÷3（0100清零）串联U2÷4（0101清零）。

以下是74LS160七进制计数器的状态转换图的绘制方法：将74LS160的二进制计数器状态转换图中的四个状态S0、SSS3按照二进制转换成对应的七进制数，得到状态分别为0、6。根据七进制数的递增关系，将状态分为七个状态：0、6。

ls160就是十进制计数器，处于正常的计数状态，就可以实现对时钟脉冲的十进制计数。逻辑图如下，并用一片显示译码器74LS247，配共阳数码管显示。不需要显示，就删掉译码器和数码管。

二进制加减计数器74193是怎么工作的?

1、是“二进制、可预置、加减计数器”，即在D0-D3上预置一个2进制数，PL引脚下跳沿将其送至Q0-Q3，此时如在CPU引脚上出现脉冲，Q0-Q3的数字就递增；如在CPD引脚上出现脉冲，Q0-Q3的数字就递减。当递增的数字超过15，TCU引脚就出现进位低电平。当递减的数字超过0，TCD引脚就出现借位低电平。

2、是异步清零、同步计数的，因为是同步计数，所以叫同步计数器。

3、一是用时钟触发器和门电路进行设计；二是用集成计数器构成。

4、是双时钟4位二进制同步可逆计数器（所以可加可减）；74161是4位二进制同步加法计数器（只能做加法）。

5、二是用集成计数器构成。集成计数器一般都设有清零输入端和置数输入端，且无论是清零还是置数都有同步和异步之分，例如清零、置数均***用同步方式的有集成4位二进制同步加法计数器74163；4位二进制同步可逆计数器74194位二进制异步加法计数器741***和十进制同步可逆计数器74192。

6、【答案】：加法连接：=1，CPU=CP，CPD=1，CLR=QDQC；减法连接：，DCBA=1011，CLR=0，CPU=2，CPD=CP。

加减计数器原理简介

加减控制端。当其为低电频时，计数器进行加计数，当其为高电频，时计数器进行减计数；CP表示钟脉冲输入端。上升有效；ABCD表示数据输入端。用于预置计数器的初始状态；LD表示异步预置控制端。

原理主要是由B通道输入频率为fB的经整形的信号控制闸门电路，即以一个脉冲开门，以随后的一个脉冲关门。两脉冲的时间间隔（TB）为开门时间。由A通道输入经整形的频率为fA的脉冲群在开门时间内通过闸门，使计数器计数，所计之数N=fA·TB。

一个输入端和一个方向控制端。加减计数器的工作原理是通过在计数器电路中添加一个输入端和一个方向控制端，来实现加减运算。在加减型计数器中，每个触发器的输出都与下一个触发器的输入相连，形成了一个连续的计数器电路。当输入信号的不同时，加减计数器可以进行加法或减法运算。

是“二进制、可预置、加减计数器”，即在D0-D3上预置一个2进制数，PL引脚下跳沿将其送至Q0-Q3，此时如在CPU引脚上出现脉冲，Q0-Q3的数字就递增；如在CPD引脚上出现脉冲，Q0-Q3的数字就递减。当递增的数字超过15，TCU引脚就出现进位低电平。当递减的数字超过0，TCD引脚就出现借位低电平。

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