verilog的计数器：veriloghdl计数器？

本文目录一览：

• 1、怎么用Verilog编一个计数器的程序?
• 2、用Verilog做59进制的计数器
• 3、如何用verilog设计一个加减可控的九进制计数器?
• 4、用verilog写二进制计数器

怎么用Verilog编一个计数器的程序?

其实很简单的，这个和可以设置初始值的计数器实现方法是一样的。如果你能看懂下面这段代码，相信你肯定能写出一个模值可变的计数器了。

进制计数器，就是从0开始计数，计数到301后，再从0开始重新计数，就像十进制计数一样，从0开始计数，计数到9后回到0重新开始计数。

你好，下面是verilog的五进制计数器的logic。

计数器 module counter （count， clk， reset）；output [4：0] count；input clk， reset；reg [4：0] count；always @ （posedge clk or posedge reset）if （reset）count = 4h0；else if（count9）count = count + 4h1；else count=0；endmodule 第二个也不符合要求啊。

编译，通过后，添加波形文件，如下图所示。保存，点击波形仿真按钮，开始波形仿真，如下图所示。仿真成功，结果如下图所示。波形仿真情况1：使能en及m=1时模23计数仿真结果如下图。波形仿真情况2：循环及m=0时模119计数仿真结果如下图。

用Verilog做59进制的计数器

1、本人刚开始学VerilogHdL语言，还是一个菜鸟，我们要做一个多功能数字时钟，基本的功能有，秒、分为00-59六十进制计数器。时为00-23二十四进制计数器。可手动校正：能分别进行秒... 本人刚开始学VerilogHdL语言，还是一个菜鸟，我们要做一个多功能数字时钟，基本的功能有，秒、分为00-59六十进制计数器。

2、题目分析： 根据题目，我们可以分析出：数字电子钟是由多块数字集成电路构成的，其中有振荡器，分频器，校时电路，计数器，译码器和显示器六部分组成。振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进行显示，通过校时电路实现对时，分的校准。

3、去年做过这个，给你我的程序你参考看看，能调的通。设计要求设计一个数字时钟，要求用数码管分别显示时、分、秒的计数，同时可以进行时间设置，并且设置的时间显示要求闪烁。

4、可以将reg [7：0] hou_n，min_n，sec_n，hou_a，min_a；中的sec_n改为wire[7：0]sec_n，其他变量也可能会出现这个问题，我没有细看，但是粗看一下有很多问题。

如何用verilog设计一个加减可控的九进制计数器?

1、计数器 module counter （count， clk， reset）；output [4：0] count；input clk， reset；reg [4：0] count；always @ （posedge clk or posedge reset）if （reset）count = 4h0；else if（count9）count = count + 4h1；else count=0；endmodule 第二个也不符合要求啊。

2、可以加可以减，具体靠判断sub，add哪一个信号为高）。每次计数器满时就将十位的那个寄存器加一，而当个位寄存器为零且又检测到sub减信号时，则把个位寄存器置为4‘b1001（9）；将十位寄存器也减一；这样就可以实现总累加值从0~99的加减法器了 。

3、input clk，rst，load；input [2：0] data；output reg [2：0] cout；always@（posedge clk）begin if（！rst）cout=3’d0；else if（load）cout=data；else if（cout=3’d6）cout=3’d0；else cout=cout+3’d1；end endmodule 这段代码是设计一个可预置初值的7进制循环计数器。

4、clk，full_signal）input clk；ouput reg full_signal；reg [3：0]counter_4bit；always@（posedge clk）full_signal=0；begin if （counter_4bit==15）begin counter_4bit=4b0；full_signal=1；end else counter_4bit=counter_4bit+1b1；end endmoudle 没去编译器里试，就是这么个意思。

5、而识别为多次。2）输出显示，数码管显示驱动，将接收的十进制数显示。3）加减计算，可***用4个4bit计数器分别表示每一位，这样不需做十六进制到十进制的转换。

用verilog写二进制计数器

1、进制计数器，就是从0开始计数，计数到301后，再从0开始重新计数，就像十进制计数一样，从0开始计数，计数到9后回到0重新开始计数。

2、在jsp或者html中使用jquery发送ajax请求，这里是获取后台的某个接口。只需要修改ajax请求中的async参数即可，async是异步的意思，如果需要设置同步，只需要设置为async=false。设置成异步只需要修改async=true就是异步了，j***ascript代码运行时并不会等待ajax返回结果，而是直接向下执行。

3、新手求助，verilog hdl要设计一个带异步清零和异步预置的8 位二进制加法计数器，麻烦看看代码哪儿错了。

4、计数器 module counter （count， clk， reset）；output [4：0] count；input clk， reset；reg [4：0] count；always @ （posedge clk or posedge reset）if （reset）count = 4h0；else if（count9）count = count + 4h1；else count=0；endmodule 第二个也不符合要求啊。

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