Verilog偶数计数器，verilog语言设计计数器

本文目录一览：

• 1、Verilog计数器问题,编译能通过,但上板的时候只计偶数
• 2、verilog五分频
• 3、用Verilog编一个计数器的程序
• 4、verilog偶数分频程序仿真波形不对,求大侠指点错误原因。

Verilog计数器问题,编译能通过,但上板的时候只计偶数

因为你的D不是边沿触发的，你是直接接到开关上的。再写一段逻辑保证你的D是边沿触发的就是了。

所谓功能仿真，就是你的code写完之后，你要实现的功能是否能work，比如你写一个计数器，让他计数到10，翻转，同时清零，重新计数，这就会是一个分频电路。

可以，提供个思路，代码就不写了。同一组按键可以控制一个计数器，当按键为000时，加一，判断奇偶，奇数的时候输出111，偶数的时候输出000。计数器的初始值可以设置为3，判断%2，为零则为偶数。

建议：在counter_4_bi模块中添加一个reset信号，在复位后这样更加便于控制，也有输出初值了。

写一个大counter，然后先确定百位，再做减法确定十位，再做减法最后确定个位。这样做最好。你可以用for语句，简单的for 语句是可以综合的。如果在用上systemverilog的packed array来写parameter，代码写起来就更容易了。

verilog五分频

你好，使用以下程序即可，使用时只需改变N值，N的取值大小请看注释，此程序适合对任意时钟的整数分频（包括奇偶），此程序已通过验证。根据你的情况，想得到1HZ，N取50000000即可；想得到5HZ，N取10000000即可。

纯粹的数字电路是不能实现5分频的。不要求综合的，Verilog可以实现。大致思路是分频，然后分成2路信号：各路信号不变化。分频器用于较高频率的时钟进行分频作，得到较低频率的信号，一般实现可通过计数器实现。

奇数分频的难点就在于，三分频要求5倍的时钟时间翻转一次，这样整体的周期时间是原来的3倍，即三分频。五分频亦类似。而恰恰verilog不允许你在两个always模块里对同一reg赋值。

纯粹的数字电路是不能实现5分频的。不要求综合的，Verilog可以实现。大致思路是7分频，然后分成2路信号：1路信号不变化，另一路延时180度，然后二个信号 相互与。

用Verilog编一个计数器的程序

1、【答案】：用Verilog HDL设计具有异步清除功能的十二进制加减可控计数器的源程序cnt12_ad.v如下。

2、你好，下面是verilog的五进制计数器的logic。

3、进制计数器，就是从0开始计数，计数到301后，再从0开始重新计数，就像十进制计数一样，从0开始计数，计数到9后回到0重新开始计数。

4、编译，通过后，添加波形文件，如下图所示。保存，点击波形仿真按钮，开始波形仿真，如下图所示。仿真成功，结果如下图所示。波形仿真情况1：使能en及m=1时模23计数仿真结果如下图。

5、else if（load）cout=data；else if（cout=3’d6）cout=3’d0；else cout=cout+3’d1；end endmodule 这段代码是设计一个可预置初值的7进制循环计数器。

verilog偶数分频程序仿真波形不对,求大侠指点错误原因。

1、没有加激励 仿真时间不够长 没有把相关信号拉出来。

2、目前来看是你的信号周期太短，如果非要这么短，只能选更快的器件了。

3、估计你改变其他不相关的部分，导致程序出错，一般也是程序的部分模块功能错误（或者就那一两个老是会错），其他均正常。

4、用 quartus 10 编译，没啥问题，可以通过。可能你编译用的verilog版本选用2001的试试吧。

5、verilog跟软件还是有区别的，这么写是无法综合成为硬件实现的。从语法上看，当时钟clk上升沿来临时，只要year_s_in0，就不停的赋值给year_s。

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