eda报告计数器_eda999计数器

本文目录一览：

• 1、求EDA课程设计异步复位加减可逆60进制计数器的设计程序
• 2、EDA实验报告——计数器
• 3、用EDA设计波浪形计数器——VHDL语言设计
• 4、eda实验如何实现60进制计数器七段数码管的显示
• 5、eda秒表程序

求EDA课程设计异步复位加减可逆60进制计数器的设计程序

要用74LS192制作60进制的加法计算器如下图所示 Proteus软件是英国Lab Center Electronics公司出版的EDA工具软件（该软件中国总代理为广州风标电子技术有限公司）。它不仅具有其它EDA工具软件的仿真功能，还能仿真单片机及***器件。它是目前比较好的仿真单片机及***器件的工具。

LS161是一个4位同步二进制计数器，可以方便地实现0到15的计数。为了实现60进制计数，我们需要将两片74LS161级联，并添加适当的逻辑电路。首先，将第一片74LS161（称为计数器A）设置为模10计数器。这可以通过将Q3（最高位）与CLR（异步清除端）连接，并使用与非门实现。

针对这个60进制，你可以用两个76161级联。个位上的芯片利用1001（9）时，的QAQD相与得到的，接到十位的CP输入端。这样实现进位。同时利用这个信号经过非门翻转后，接到同步预置LD上，DCBA预置为0000，实现计数到9，下一个CP进来时个位跳到0。

数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。两片级成60进制计数器，用反馈清0法实现。

看功能表，先把CP2接到QA，变成模10，再用两个模10做成一个模10和一个摸6。一般说计数器主要由触发器组成，用以统计输入计数脉冲CP的个数。计数器的输出通常为现态的函数。计数器累计输入脉冲的最大数目称为计数器的“模”，用M表示。如M=6计数器，又称六进制计数器。

清零法：在数据输出知端的Q1Q2输出接一个与门，将这个与门的输出接到清零端CR。置数法：数据输入道端D3D2D1D0接成0101，进位输出端CO非，接置数端LD非。这两种方法都是用的40192的加计数器。二进制一个，一个脉冲触发器的状态翻转。八进制的需要三个串联。

EDA实验报告——计数器

1、模323计数器设计实验报告实验内容在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。实验步骤与过程分析建立工程。

2、实验四 七段数码管显示电路实验目的实现十六进制计数显示。硬件需求EDA/SOPC实验箱一台。实验原理七段数码管分共阳极与共阴极两种。共阳极数码管其工作特点是，当笔段电极接低电平，公共阳极接高电平时，相应笔段可以发光。

3、实验九计数器及其应用实验内容：用D触发器构成异步二进制加法计数器说明：本电路用两块74LS74共四只D触发器构成，图中第二只为第一块，第四只为第二块；除了图中标注的引脚外，电源端1地端7记住连接；、、、接到电平显示。请大家在实验报告中将减法电路图画出。

4、的显示原理是一样的。参考液晶显示器的刷新频率，经验证，在每秒钟扫描60 帧的时候，各数码管位上即能得到稳定的数字显示，此时，对应计数时钟的等效 频率为240Hz。我们可以参考实验四的图47，再做一个等效分频计数器，通过 产生的后级时钟使能信号将20MHz的时钟等效分频到240Hz。

用EDA设计波浪形计数器——VHDL语言设计

1、１）在用VHDL进行设计中要注意避免不必要的寄存器描述。（２）在编写程序前要先对整个设计进行较深入的了解科学的划分设计，多设想几种方案再进行比较用多个较少位数的单元取代较多位数的单元。

2、VHDL语言的设计主要有三个设计方向：一是模块设计，信号输出后，进行信号转换，同时对信号进行完整存储；第二设计模块有效***集各种脉冲输入模块数据，方便产生计数器、定时器等控制信号。第三个设计模块以VHDL语句作为控制信号的主要组成部分，借助于改进控制信息。

3、模323计数器设计实验报告实验内容在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。实验步骤与过程分析建立工程。

eda实验如何实现60进制计数器七段数码管的显示

1、在同一四联装七段数码管显示60进制可以这样做：把60进制数转换为十进制数，例如将60进制数“3a”转换为十进制数，则可使用如下公式：3×60^1+10×60^0=190把步骤1中得到的十进制数转换为二进制数。

2、数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。两片级成60进制计数器，用反馈清0法实现。

3、本制作主要通过对置零复位法的应用，将十六进制74LS161芯片构成（00——59）六十进制的分、秒计数器和（00——23）二十四进制的时计数器；并将“时”、“分”、“秒”计数器的输出状态进行七段显示译码器译码，由数码管显示出来。形成真正意义上可计时的数字钟。

4、利用集成十进制递增计数器（74160）和带主译码器的七段显示数码管组成的数字钟电路。计数器74160的功能真值表如图2所示。根据计数器74160的功能表真值表，利用两片74160组成的同步六十进制递增计数器如图3示，其中个位计数器（CL）接成十进制形式。

5、总结起来，用74LS161芯片构成60进制计数器的方法包括： 将第一片74LS161设置为模10计数器，通过连接Q3与CLR并使用与非门实现。 将第二片74LS161设置为模6计数器，通过观察计数器A的输出并控制其时钟输入来实现。 当计数器B从5变为0时，激活一个进位信号以便在需要时增加更高位数的计数。

eda秒表程序

“分分：秒秒”计数器设计 我们要实现“分分：秒秒”显示的电子秒表，需要设计计数频率为1Hz 的 计数器。

试利用138译码器产生一组多输出逻辑函数。2图1-1根据EDA的仿真结果，我了解到三个控制输入端S1，\S2，\S3的状态决定了电路的状态。

频率可以随意调整。两片级成60进制计数器，用反馈清0法实现。计数器输出的BCD码再用七段译码器74LS247译码，驱动共阳数码管显示出来。实验四七段数码管显示电路实验目的实现十六进制计数显示。硬件需求EDA/SOPC实验箱一台。实验原理七段数码管分共阳极与共阴极两种。

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